mirror of https://github.com/llvm/circt.git
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MLIR
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// RUN: circt-opt -verify-diagnostics -pass-pipeline='builtin.module(firrtl.circuit(firrtl.module(firrtl-lower-chirrtl)))' %s
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firrtl.circuit "NoInferredEnables" {
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firrtl.module @NoInferredEnables(in %p: !firrtl.uint<1>, in %addr: !firrtl.uint<4>, in %clock: !firrtl.clock, in %reset: !firrtl.uint<1>, out %v: !firrtl.uint<32>) {
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%ram = chirrtl.seqmem Undefined : !chirrtl.cmemory<uint<32>, 16>
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%c0_ui4 = firrtl.constant 0 : !firrtl.uint<4>
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%r = firrtl.regreset %clock, %reset, %c0_ui4 : !firrtl.clock, !firrtl.uint<1>, !firrtl.uint<4>, !firrtl.uint<4>
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// expected-warning @+1 {{memory port is never enabled}}
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%ramport_data, %ramport_port = chirrtl.memoryport Read %ram {name = "ramport"} : (!chirrtl.cmemory<uint<32>, 16>) -> (!firrtl.uint<32>, !chirrtl.cmemoryport)
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chirrtl.memoryport.access %ramport_port[%addr], %clock : !chirrtl.cmemoryport, !firrtl.uint<4>, !firrtl.clock
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firrtl.connect %v, %ramport_data : !firrtl.uint<32>, !firrtl.uint<32>
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}
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}
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