Merge pull request #359 from diffblue/elaborate-wire
Verilog: elaborate wire symbols
This commit is contained in:
Daniel Kroening
GitHub
commit
8e5fe441f3
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@ -1,4 +1,4 @@
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KNOWNBUG
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CORE
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wire_bits.v
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--bound 0
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^EXIT=0$
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@ -368,6 +368,71 @@ void verilog_typecheckt::collect_symbols(const verilog_declt &decl)
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decl_class == ID_tri0 || decl_class == ID_tri1 || decl_class == ID_uwire ||
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decl_class == ID_wire || decl_class == ID_wand || decl_class == ID_wor)
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{
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symbolt symbol;
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symbol.mode = mode;
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symbol.module = module_identifier;
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symbol.value = nil_exprt();
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auto type = convert_type(decl.type());
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for(auto &declarator : decl.declarators())
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{
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DATA_INVARIANT(declarator.id() == ID_declarator, "must have declarator");
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symbol.base_name = declarator.base_name();
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symbol.location = declarator.source_location();
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if(declarator.type().is_nil())
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||||
symbol.type = type;
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else if(declarator.type().id() == ID_array)
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symbol.type = array_type(declarator.type(), type);
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||||
else
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{
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throw errort().with_location(symbol.location)
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<< "unexpected type on declarator";
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}
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if(symbol.base_name.empty())
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{
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throw errort().with_location(decl.source_location());
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||||
error() << "empty symbol name" << eom;
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}
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symbol.name = hierarchical_identifier(symbol.base_name);
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||||
symbol.pretty_name = strip_verilog_prefix(symbol.name);
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auto result = symbol_table.get_writeable(symbol.name);
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if(result == nullptr)
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{
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// new identifier
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symbol_table.add(symbol);
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}
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else
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{
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// We have an existing symbol with that name.
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// This is ok for certain symbols, e.g., input/wire, output/reg.
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||||
symbolt &osymbol = *result;
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if(osymbol.type.id() == ID_code)
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||||
{
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||||
error().source_location = decl.source_location();
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error() << "symbol `" << symbol.base_name << "' is already declared"
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<< eom;
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throw 0;
|
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}
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||||
// change of type?
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if(symbol.type != osymbol.type)
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{
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||||
if(get_width(symbol.type) > get_width(osymbol.type))
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||||
osymbol.type = symbol.type;
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}
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}
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||||
symbols_added.push_back(symbol.name);
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}
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}
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else if(decl_class == ID_reg || decl_class == ID_var)
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{
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@ -51,84 +51,6 @@ void verilog_typecheckt::elaborate_generate_block(
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/*******************************************************************\
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||||
Function: verilog_typecheckt::elaborate_generate_decl
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||||
Inputs:
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|
||||
Outputs:
|
||||
|
||||
Purpose:
|
||||
|
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\*******************************************************************/
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||||
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||||
void verilog_typecheckt::elaborate_generate_decl(
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||||
const verilog_declt &decl,
|
||||
module_itemst &dest)
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||||
{
|
||||
auto decl_class = decl.get_class();
|
||||
|
||||
if(decl_class == ID_verilog_genvar)
|
||||
{
|
||||
// Assign to "-1", which signals "the variable is unset"
|
||||
for(auto &declarator : decl.declarators())
|
||||
genvars[declarator.identifier()] = -1;
|
||||
}
|
||||
else
|
||||
{
|
||||
if(decl_class == ID_reg || decl_class == ID_wire)
|
||||
{
|
||||
// verilog_typecheckt::module_interfaces does not add
|
||||
// symbols in generate blocks, since the generate blocks
|
||||
// have not yet been elaborated. Do so now.
|
||||
interface_module_decl(decl);
|
||||
}
|
||||
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||||
// Preserve the declaration for any initializers.
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||||
verilog_set_genvarst tmp(static_cast<const verilog_module_itemt &>(
|
||||
static_cast<const exprt &>(decl)));
|
||||
auto &variables = tmp.variables();
|
||||
|
||||
for(const auto &it : genvars)
|
||||
variables[it.first] = irept(integer2string(it.second));
|
||||
|
||||
dest.push_back(std::move(tmp));
|
||||
}
|
||||
}
|
||||
|
||||
/*******************************************************************\
|
||||
|
||||
Function: verilog_typecheckt::elaborate_generate_inst
|
||||
|
||||
Inputs:
|
||||
|
||||
Outputs:
|
||||
|
||||
Purpose:
|
||||
|
||||
\*******************************************************************/
|
||||
|
||||
void verilog_typecheckt::elaborate_generate_inst(
|
||||
const verilog_instt &inst,
|
||||
module_itemst &dest)
|
||||
{
|
||||
// verilog_typecheckt::module_interfaces does not add
|
||||
// symbols for module instances in generate blocks,
|
||||
// since the generate blocks have not yet been elaborated.
|
||||
// Do so now.
|
||||
interface_inst(inst);
|
||||
|
||||
// Preserve the instantiation
|
||||
verilog_set_genvarst tmp(inst);
|
||||
auto &variables = tmp.variables();
|
||||
|
||||
for(const auto &it : genvars)
|
||||
variables[it.first] = irept(integer2string(it.second));
|
||||
|
||||
dest.push_back(std::move(tmp));
|
||||
}
|
||||
|
||||
/*******************************************************************\
|
||||
|
||||
Function: verilog_typecheckt::elaborate_generate_item
|
||||
|
||||
Inputs:
|
||||
|
|
|
|||
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@ -136,150 +136,6 @@ void verilog_typecheckt::check_module_ports(
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||||
/*******************************************************************\
|
||||
|
||||
Function: verilog_typecheckt::interface_module_decl
|
||||
|
||||
Inputs:
|
||||
|
||||
Outputs:
|
||||
|
||||
Purpose:
|
||||
|
||||
\*******************************************************************/
|
||||
|
||||
void verilog_typecheckt::interface_module_decl(
|
||||
const verilog_declt &decl)
|
||||
{
|
||||
assert(function_or_task_name=="");
|
||||
|
||||
symbolt symbol;
|
||||
typet type;
|
||||
|
||||
symbol.mode=mode;
|
||||
symbol.module=module_identifier;
|
||||
symbol.value.make_nil();
|
||||
const irep_idt &port_class=decl.get_class();
|
||||
|
||||
if(port_class==ID_function ||
|
||||
port_class==ID_task)
|
||||
{
|
||||
// symbols already created during elaboration
|
||||
return;
|
||||
}
|
||||
else if(
|
||||
port_class == ID_input || port_class == ID_output ||
|
||||
port_class == ID_output_register || port_class == ID_inout ||
|
||||
port_class == ID_verilog_genvar || port_class == ID_reg ||
|
||||
port_class == ID_var)
|
||||
{
|
||||
// symbol already created during elaboration
|
||||
return;
|
||||
}
|
||||
else
|
||||
{
|
||||
type=convert_type(decl.type());
|
||||
|
||||
if(port_class == ID_reg || port_class == ID_var)
|
||||
symbol.is_state_var=true;
|
||||
else if(port_class==ID_wire)
|
||||
{
|
||||
}
|
||||
else if(port_class == ID_supply0)
|
||||
{
|
||||
}
|
||||
else if(port_class == ID_supply1)
|
||||
{
|
||||
}
|
||||
else if(port_class == ID_typedef)
|
||||
{
|
||||
symbol.is_type = true;
|
||||
}
|
||||
else
|
||||
{
|
||||
if(
|
||||
type.id() == ID_integer || type.id() == ID_verilog_realtime ||
|
||||
type.id() == ID_verilog_shortreal || type.id() == ID_verilog_real)
|
||||
{
|
||||
symbol.is_lvalue = true;
|
||||
}
|
||||
else
|
||||
{
|
||||
error().source_location = decl.source_location();
|
||||
error() << "unexpected port class: `" << port_class << '\'' << eom;
|
||||
throw 0;
|
||||
}
|
||||
}
|
||||
}
|
||||
|
||||
for(auto &declarator : decl.declarators())
|
||||
{
|
||||
DATA_INVARIANT(declarator.id() == ID_declarator, "must have declarator");
|
||||
|
||||
symbol.base_name = declarator.base_name();
|
||||
symbol.location = declarator.source_location();
|
||||
|
||||
if(declarator.type().is_nil())
|
||||
symbol.type=type;
|
||||
else if(declarator.type().id() == ID_array)
|
||||
symbol.type = array_type(declarator.type(), type);
|
||||
else
|
||||
{
|
||||
error().source_location = symbol.location;
|
||||
error() << "unexpected type on declarator" << eom;
|
||||
throw 0;
|
||||
}
|
||||
|
||||
if(symbol.base_name.empty())
|
||||
{
|
||||
error().source_location = decl.source_location();
|
||||
error() << "empty symbol name" << eom;
|
||||
throw 0;
|
||||
}
|
||||
|
||||
symbol.name = hierarchical_identifier(symbol.base_name);
|
||||
symbol.pretty_name = strip_verilog_prefix(symbol.name);
|
||||
|
||||
auto result=symbol_table.get_writeable(symbol.name);
|
||||
|
||||
if(result==nullptr)
|
||||
{
|
||||
symbol_table.add(symbol);
|
||||
}
|
||||
else
|
||||
{
|
||||
symbolt &osymbol=*result;
|
||||
|
||||
if(osymbol.type.id()==ID_code)
|
||||
{
|
||||
error().source_location = decl.source_location();
|
||||
error() << "symbol `" << symbol.base_name
|
||||
<< "' is already declared" << eom;
|
||||
throw 0;
|
||||
}
|
||||
|
||||
if(symbol.type!=osymbol.type)
|
||||
{
|
||||
if(get_width(symbol.type)>get_width(osymbol.type))
|
||||
osymbol.type=symbol.type;
|
||||
}
|
||||
|
||||
osymbol.is_input =symbol.is_input || osymbol.is_input;
|
||||
osymbol.is_output =symbol.is_output || osymbol.is_output;
|
||||
osymbol.is_state_var=symbol.is_state_var || osymbol.is_state_var;
|
||||
|
||||
// a register can't be an input as well
|
||||
if(osymbol.is_input && osymbol.is_state_var)
|
||||
{
|
||||
error().source_location = decl.source_location();
|
||||
error() << "symbol `" << symbol.base_name
|
||||
<< "' is declared both as input and as register" << eom;
|
||||
throw 0;
|
||||
}
|
||||
}
|
||||
}
|
||||
}
|
||||
|
||||
/*******************************************************************\
|
||||
|
||||
Function: verilog_typecheckt::convert_inst
|
||||
|
||||
Inputs:
|
||||
|
|
@ -395,8 +251,6 @@ void verilog_typecheckt::interface_module_item(
|
|||
{
|
||||
if(module_item.id()==ID_decl)
|
||||
{
|
||||
if(function_or_task_name.empty())
|
||||
interface_module_decl(to_verilog_decl(module_item));
|
||||
}
|
||||
else if(module_item.id()==ID_parameter_decl ||
|
||||
module_item.id()==ID_local_parameter_decl)
|
||||
|
|
@ -458,8 +312,6 @@ void verilog_typecheckt::interface_statement(
|
|||
}
|
||||
else if(statement.id()==ID_decl)
|
||||
{
|
||||
if(function_or_task_name.empty())
|
||||
interface_module_decl(to_verilog_decl(statement));
|
||||
}
|
||||
else if(statement.id()==ID_event_guard)
|
||||
{
|
||||
|
|
|
|||
|
|
@ -115,7 +115,6 @@ protected:
|
|||
// interfaces
|
||||
void module_interface(const verilog_module_sourcet &);
|
||||
void check_module_ports(const verilog_module_sourcet::port_listt &);
|
||||
void interface_module_decl(const class verilog_declt &);
|
||||
void interface_inst(const verilog_inst_baset &);
|
||||
void interface_inst(
|
||||
const verilog_inst_baset &,
|
||||
|
|
@ -205,8 +204,6 @@ protected:
|
|||
void elaborate_generate_block(
|
||||
const verilog_generate_blockt &,
|
||||
module_itemst &dest);
|
||||
void elaborate_generate_decl(const verilog_declt &, module_itemst &dest);
|
||||
void elaborate_generate_inst(const verilog_instt &, module_itemst &dest);
|
||||
module_itemst elaborate_generate_item(const verilog_module_itemt &);
|
||||
void
|
||||
elaborate_generate_item(const verilog_module_itemt &src, module_itemst &dest);
|
||||
|
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